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标签:moduleSHFT(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[]DIN;reg[]REG;always@(posedgeCLK)if(LOAD)REG<=DIN;elseREG[]<=REG[];assignQB=REG[];endmodule该程序实现的功能为:
EDA技术与Verilog(杭州电子科技大学) 中国大学mooc答案满分完整版章节测试
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